1

COMP

DAC偏置引脚。该引脚用于去耦DAC偏置电压。

2

VDD

模拟和数字接口部分的正电源。板载2.5 V稳压器也由VDD提供。 VDD的值可以在2.3   V至5.5 V之间。在VDD和AGND之间应连接一个0.1 F和一个10 F的去耦电容。

3

CAP / 2.5V

数字电路采用2.5 V电源供电。当VDD超过2.7 V时，使用板载稳压器从VDD产生2.5 V电压。该稳压器需要一个典型的100 nF去耦电容，该电容应从CAP / 2.5V连接至DGND。如果VDD小于或等于2.7 V，则CAP   / 2.5V应直接连接到VDD。

4

地线

数字地面。

5

时钟端

数字时钟输入。 DDS输出频率表示为MCLK频率的二进制分数。输出频率精度和相位噪声由该时钟确定。

6

数据端

串行数据输入。 16位串行数据字应用于此输入。

7

时钟端

串行时钟输入。在SCLK的每个下降沿将数据输入AD9833。

8

同步

低电平有效控制输入。 FSYNC是输入数据的帧同步信号。当FSYNC变为低电平时，内部逻辑被告知有一个新字正在加载到器件中。

9

地线

模拟地。

10

VOUT

电压输出。该引脚提供AD9833的模拟和数字输出。不需要外部负载电阻，因为该器件具有200？板上的电阻。